（原标题：这三种先进芯片测试技巧，值得温顺！）

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在先进电子居品范围，举例智高手机和计较机中的袖珍芯片，确保这些芯片平常责任至关遑急。测试这些芯片的方法有好多种，面前用作来源进技巧的三种遑急技巧是节能测试、多层和垂直芯片测试以及镶嵌式中枢组件测试。这些测试技巧共同确保为咱们的开拓供电的芯片节能、更快、更可靠，从而使咱们的电子居品更智能、使用寿命更长。

看成主题先容的一部分，这里有一些可供集聚看法的基础术语。

节能测试

指的是在测试过程中细心阻挡功耗以确保电子开拓节能的测试方法。

跟着芯片打算中不同部件的组合以及芯片自身的变小，它所能执行的任务也变得越来越复杂。这导致需要测试的数据量和测试芯片所需的时辰显然加多。与平常责任比拟，芯片在测试时期滥用的电量要多得多。

因此，芯片可能会变得过热，导致测试乖张、可靠性问题、可用芯片数目减少（产量问题），未必在最坏的情况下损坏开拓。这即是为什么东说念主们越来越温顺节能的测试方法，以防患这些问题。

底下先容在测试过程中阻挡芯片功耗的主要方法。

拙劣耗自动测试时势生成（ATPG）方法专注于创建减少芯片中发生的行动量的测试时势，从而阻挡测试时期使用的功率而不影响芯片的尺寸或性能。

罗致扫描打算的芯片节能测试方法主要包括四种技巧：

第一种方法是在全扫描电路中添加一个限度模块，用于料理扫描电路中的输入信号，以减少电路中不消要的行动，从而有助于检朴动力。

第二种方法称为扫描旅途分段。它将扫描旅途分红几段，这么不错在不延迟测试时辰的情况下落低测试时期的能耗。

第三种方法由 Whetzel 等东说念主提倡，他们引入了自稳健电路来限度扫描电路中的信号流。这种方法允许寂然限度每条扫描旅途，从而减少能耗。

第四种方法侧重于增强时钟系统。举例，一种方法使用多个扫描旅途，每个旅途王人有我方的时钟，以处理测试的不同部分。另一种由 Bonhomme 等东说念主提倡的方法是使用不错关闭的时钟（门控时钟）或由时钟树供电的时钟来更灵验地料理不同的扫描旅途。

测试数据压缩的节能方法旨在阻挡扫描过程中的功耗和测试过程中的测试数据量。面前，数据压缩方法主要有三种类型：

使用线性减压的方法。

使用播送扫描的方法。

使用基于代码的压缩的方法。

多层垂直芯片测试

这波及测试垂直堆叠以检朴空间和晋升性能的复杂集成电路的功能和可靠性。

比年来，使用硅通孔 (TSV) 的多层芯片发展赶紧，被视为具有庞杂潜在哄骗远景的有出路的技巧。3D 芯片具有几个要津上风：缩小了组件之间的结合、阻挡了能耗、加多了可拼装在通盘的部件数目、减少了烦闷并加速了电路的责任速率。该技巧还不错创建具有多种功能的新开拓和电路系统。

天然 3D 芯片有好多克己，但也带来了一些技巧挑战，尤其是在测试方面。其中一个问题是，天然多层 3D 芯片不错已毕更好的集成，但可用于测试的引脚数目仍然有限，因为它们只可搁置在芯片的角落。这种结果导致用于测试芯片内每个模块的资源减少，从而阻挡了限度和不雅察芯片电路的才略，从而使测试变得愈加坚苦和复杂。

另一个挑战是，平庸用于结合 3D 芯片不同层的硅通孔 (TSV) 容易出现制造劣势。刻下的 TSV 制造工艺并非白玉无瑕，需要晋升 TSV 产量。TSV 坐蓐过程中引入的这些新劣势使测试过程更具挑战性。

由于 3D 芯片的制作边幅特有，测试起来愈加复杂。3D 芯片测试经过主要有多个要领：

键合前芯片测试：此要领在将单个芯片堆叠在通盘之前对其进行测试。办法是加多平常责任的芯片数目，并确保尽早发现任何有故障的芯片，以免它们干预 3D 堆叠过程。

键合中堆叠测试：此测试对部分堆叠的芯片进行，主要用于识别键合过程中可能出现的任何劣势。

键合后堆叠测试：此要领测试十足堆叠的芯片，以检讨在晶圆减薄、瞄准和键合等过程中可能出现的任何新问题。它还确保 3D 堆叠和层间结合 (TSV) 平常责任。键合测试后，将议论早期测试（键合前和键合中）的收尾，以匡助阻挡总体测试资本。在此阶段，由于 3D 芯片更复杂，它还靠近与热量有关的问题，因此优化测试竖立以改善冷却高出遑急。

封装测试：统统芯片层王人堆叠完了并完成最终封装后，十足拼装的3D 芯片将经过最终检讨，以确保一切按预期运行，然后能力出厂。关于 3D 集成电路 (IC)，在测试过程中，既要议论传统的 2D IC 劣势和故障模子，又要议论 3D IC 特有的特有故障模子。主要有两个方面需要议论：

与 TSV 互连有关的劣势：硅通孔 (TSV) 问题可能在制造过程中、与下一层粘合过程中或 3D 堆栈的使用寿命时期出现。常见问题包括微孔导致结合不沉稳、针孔导致短路、种子层去除不当导致 TSV 之间短路、氧化或混浊导致的粘合质料问题、TSV 高度变化、芯片之间的颗粒以及粘合过程中的错位导致开路或短路。

3D 工艺导致芯片里面出现新劣势：3D 制造要领可能会引入圭臬测试无法发现的新劣势。举例，晶圆减薄可能会产生电气特质下落、性能变化和产量阻挡等劣势。热耗散和机械应力也可能导致劣势，在爽气堆积的较薄芯片层中，热量会蕴蓄，况兼散热边幅有限。堆叠中的不同材料不错以不同的速率推广和消弱，从而导致热应力，进而导致进一步故障。

里面（镶嵌式）中枢组件测试

在开拓内进行片上测试以确保其平常运行。

图1：镶嵌式中枢测试硬件结构

跟着集成电路技巧的逾越和打算技巧的晋升，面前不错将统共系统放在单个芯片上，即片上系统(SoC)。为了晋升打算收尾并加速居品开发速率，重迭使用中枢常识产权 (IP) 已成为 SoC 打算中的常见作念法。但是，这种方法使测试带有镶嵌式中枢的 SoC 变得愈加坚苦。

1997 年，镶嵌式中枢测试责任组耕作，旨在制定测试这些镶嵌式中枢的圭臬。2005 年 3 月，IEEE 董事会批准了 IEEE Std 1500，这是一种简化测试这些镶嵌式中枢过火有关电路的圭臬方法。2005 年 7 月，好意思国国度圭臬协会 (ANSI) 预防罗致了镶嵌式中枢测试圭臬，并于 2005 年 8 月发布。

测试 SoC 中的镶嵌式内核需要确保在测试过程中不错灵验限度和不雅察每个内核。可不雅察性意味着不错十足访谒 IP 内核，这不错通过使用测试访谒机制在 SoC 引脚和镶嵌式内核之间传输数据来已毕。这波及将内核的数据宽度与 SoC 的数据宽度相匹配，这需要在内核周围打算一个测试包装器以稳健不同的数据大小。可限度性是指限度 IP 内核的才略。要测试它，需要激活 IP 内核并将其切换到测试时势，然后在测试后复返平常运行。此过程波及界说内核的运行边幅以及料理它所需的限度敕令。

基于镶嵌式核的 SoC 测试的 IEEE 1500 圭臬主要由两部分构成：中枢测试结构和中枢测试说话 (CTL)。中枢测试结构包括包装器、测试访谒机制 (TAM)、测试生成器和测试反应器。包装器是围绕 IP 核的逻辑，提供圭臬的测试环境。测试访谒机制用于发送测试信息，举例测试输入和输出。测试生成器创建测试教唆，而测试反应器则分析和比较测试收尾。

中枢测试说话 (CTL) 是测试 IP 核时分享测试信息的圭臬方法。硬件测试包装器使用寄存器为 IP 核创建测试环境。这些寄存器分为三类：

包装器教唆寄存器：将测试包装器置于测试时势并启动测试周围的中枢。

包装器数据寄存器：包括用于料理数据传输的包装器规模寄存器和包装器旁路寄存器，为数据快速通过中枢提供快捷边幅。

中枢数据寄存器：指被包装器包围的中枢里面寄存器。

IEEE Std 1500 圭臬化了测试包装器和测试访谒机制的接口，旨在简化中枢测试和 SoC 级测试开发。为了援救中枢测试的重用和 SoC 级测试的开发，IEEE Std 1500 责任组还耕作了一个 CTL 责任组。该小组匡助形容各式中枢测试所需的复杂时序信号以及如安在 SoC 级料理它们。分享的信息包括测试方法、时势、方法、测试数据、故障模子以及可测试硬件的详备信息。

论断

先进的半导体集成电路测试波及几个要津范围，包括节能测试、多层3D芯片测试以及片上系统（SoC）中的镶嵌式内核测试。

节能测试专注于阻挡测试过程中的功耗，以防患过热和芯片的潜在损坏。

由于堆叠了多个层，3D IC 测试靠近着特有的挑战，其中硅通孔 (TSV) 中的劣势和热料理是要津问题。测试过程波及多个阶段，以便尽早发现劣势并确保芯片性能平常。

SoC 中的镶嵌式中枢测试可确保每个中枢王人能被灵验访谒、限度和测试。IEEE 1500 圭臬提供了一个框架，可使用测试包装器、访谒机制和特定测试说话来测试这些中枢。

这些技巧关于确保日益复杂和节能的当代芯片平常运行无乖张至关遑急。先进的半导体集成电路测试技巧在确保电子开拓的可靠性、收尾和性能方面进展着至关遑急的作用。通过实施节能测试方法，处置测试多层和垂直芯片的挑战，并解雇测试镶嵌式中枢的圭臬，半导体制造商不错在优化测试经过的同期晋升居品的质料和功能。

https://www.embedded.com/advanced-semiconductor-integrated-circuit-testing-techniques

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